LVS (Layout versus Schematic)
Versus란 말은 줄여서 vs. , 즉 무엇과 무엇이 대치되어 대결한다는 의미이다.

LVS (Layout versus Schematic)는 반도체나 고집적 회로에서, 레이아웃과 회로도가 정확히 일치하는 지를 체크하는 과정을 말한다.

어째서 LVS와 같은 검증과정이 필요하느냐면, microstrip같은 경우는 schematic을 자동으로 layout으로 변환해주기도 하지만, 대부분의 일반 전자회로는 shcematic으로 회로특성만 시뮬레이션하여 결과를 보고 layout은 따로 그리기 때문이다.

별도의 layout툴로 정밀하게 조정해가면서 소자들의 위치를 적절히 배치하고 연결해가면서 그려야 보다 실제적인 레이아웃을 만들 수 있기 때문이다.

그러다보면 실제 회로상에서 연결되어야 할 선들이 끊어지거나 잘못 연결되는 실수가 발생하며, 회로가 복잡해질 수록 그럴 가능성은 커진다.

이는 특히 RFIC/MMIC와 같은 IC에서 더욱 중요성이 강조되는데, IC는 일단 만들고 나면 수정이나 튜닝이 매우 어렵거나 불가능하기 때문이다. 또한 IC는 그 특성상 매우 좁은 공간에 많은 선로가 다중으로 배치되기 때문에 실수할 확률이 매우 높다. 그래서 IC는 반드시 LVS를 하여 설계된대로 레이아웃이 만들어졌는지 체크해야만한다.

DRC와 함께 LVS는 IC를 만들기 위해 반드시 거쳐야 하는 필수 검증과정의 하나이다.

참조>
schematic, Layout, DRC 용어설명 참조

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용어등록 : 운영자 [2001-10-23]   수정하기
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